Synopsis
Questo libro propone la progettazione e l'architettura di un processore dual-core in pipeline dinamicamente scalabile. La metodologia di progettazione consiste nella fusione dei due processori, in cui due core indipendenti possono trasformarsi dinamicamente in un'unitą di elaborazione pił grande, oppure possono essere utilizzati come elementi di elaborazione distinti per ottenere elevate prestazioni sequenziali e parallele. Il processore offre due modalitą di esecuzione. La modalitą 1 č una modalitą multiprogrammazione per l'esecuzione di flussi di istruzioni con larghezza di dati inferiore, ovvero ogni core puņ eseguire operazioni a 16 bit individualmente. In questa modalitą le prestazioni sono migliorate grazie all'esecuzione parallela delle istruzioni in entrambi i core, a scapito dell'area. Nella modalitą 2, entrambi i core di elaborazione sono accoppiati e si comportano come un'unica unitą di elaborazione con larghezza di dati elevata, ovvero possono eseguire operazioni a 32 bit. Per realizzare questa modalitą č necessaria una comunicazione aggiuntiva tra i core. La modalitą puņ cambiare dinamicamente; pertanto, questo processore puņ fornire multifunzionalitą con un unico design. La progettazione e la verifica del processore sono state eseguite con successo utilizzando Verilog sulla piattaforma Xilinx 14.1. Il processore č stato verificato sia in simulazione che in sintesi con l'aiuto di programmi di test.
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Processore RISC dual core con hardware configurabile tramite VERILOG
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Processore RISC dual core con hardware configurabile tramite VERILOG (Italian Edition)
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Processore RISC dual core con hardware configurabile tramite VERILOG
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Processore RISC dual core con hardware configurabile tramite VERILOG (Paperback)
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Processore RISC dual core con hardware configurabile tramite VERILOG
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