Neuware -Inhaltsverzeichnis1. Einf�hrung1.1 Allgemeine Grundlagen Signalgeneratoren1.2 Kommerzielle Signalgeneratoren1.3 Wichtige Qualit�tsmerkmale1.4 Grundlagen Signalerzeugung1.4.1 Analoge Signalerzeugung1.4.2 Digitale Signalerzeugung mittels DDS (Direct Digital Synthesis)1.5 Beschreibung des Entwicklungssystems Altera DE22. Bedienung2.1 Technische Daten2.2 Beschreibung der Bedienelemente2.3 Men�f�hrung3. Aufbau3.1 D/A-Wandlerboard3.2 VHDL-Komponenten3.2.1 Baugruppe DDS3.2.2 Baugruppen DDS-Display 1 bis 33.2.3 Baugruppe DDS-Control3.2.4 Baugruppe DDS-Frequency Converter3.2.5 Baugruppen DDS-Frequency Divider und DDS-Duty Cycle Divider4. Test4.1 Ben�tigte Testroutinen / -signale4.1.1 mnu_up.vwf / mnu_down.vwf4.1.2 mnu_up_hold.vwf / mnu_down_hold.vwf4.1.3 freq_1khz.vwf4.1.4 change_freq.vwf4.1.5 change_duty.vwf4.1.6 Weitere Test-Dateien4.2 Messungen5. Durchf�hren von �nderungen5.1 �nderung der DAC-Wortbreite5.2 �nderung der Systemtaktfrequenz5.3 �nderung / Erweiterung der gespeicherten Signale5.3.1 Verwendung des Hilfsprogramms LookupTableGenerator6. FazitAnhangLiteraturverzeichnisBooks on Demand GmbH, �berseering 33, 22297 Hamburg 52 pp. Deutsch.

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Bibliographic Details

Title: Entwicklung und Implementierung eines Signalgenerators auf einem FPGA
Publisher: GRIN Verlag, GRIN Verlag Sep 2019
Publication Date: 2019
Language: German
ISBN 10: 3668975345
ISBN 13: 9783668975347
Binding: Taschenbuch
Condition: Neu

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Synopsis

Inhaltsverzeichnis 1. Einf�hrung 1.1 Allgemeine Grundlagen Signalgeneratoren 1.2 Kommerzielle Signalgeneratoren 1.3 Wichtige Qualit�tsmerkmale 1.4 Grundlagen Signalerzeugung 1.4.1 Analoge Signalerzeugung 1.4.2 Digitale Signalerzeugung mittels DDS (Direct Digital Synthesis) 1.5 Beschreibung des Entwicklungssystems Altera DE2 2. Bedienung 2.1 Technische Daten 2.2 Beschreibung der Bedienelemente 2.3 Men�f�hrung 3. Aufbau 3.1 D/A-Wandlerboard 3.2 VHDL-Komponenten 3.2.1 Baugruppe DDS 3.2.2 Baugruppen DDS-Display 1 bis 3 3.2.3 Baugruppe DDS-Control 3.2.4 Baugruppe DDS-Frequency Converter 3.2.5 Baugruppen DDS-Frequency Divider und DDS-Duty Cycle Divider 4. Test 4.1 Ben�tigte Testroutinen / -signale 4.1.1 mnu_up.vwf / mnu_down.vwf 4.1.2 mnu_up_hold.vwf / mnu_down_hold.vwf 4.1.3 freq_1khz.vwf 4.1.4 change_freq.vwf 4.1.5 change_duty.vwf 4.1.6 Weitere Test-Dateien 4.2 Messungen 5. Durchf�hren von �nderungen 5.1 �nderung der DAC-Wortbreite 5.2 �nderung der Systemtaktfrequenz 5.3 �nderung / Erweiterung der gespeicherten Signale 5.3.1 Verwendung des Hilfsprogramms LookupTableGenerator 6. Fazit Anhang Literaturverzeichnis

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