IMPLEMENTIERUNG EINER HOCHLEISTUNGSFÄHIGEN 32-BIT RISC CORE ARCHITEKTUR

Chandra Shaker Arrabotu (u. a.)

ISBN 10: 6206245527 / ISBN 13: 9786206245520

Published by Verlag Unser Wissen, 2023

About this Item

IMPLEMENTIERUNG EINER HOCHLEISTUNGSFÄHIGEN 32-BIT RISC CORE ARCHITEKTUR | Chandra Shaker Arrabotu (u. a.) | Taschenbuch | 80 S. | Deutsch | 2023 | Verlag Unser Wissen | EAN 9786206245520 | Verantwortliche Person für die EU: BoD - Books on Demand, In de Tarpen 42, 22848 Norderstedt, info[at]bod[dot]de | Anbieter: preigu.

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Bibliographic Details

• Title: IMPLEMENTIERUNG EINER HOCHLEISTUNGSFÄHIGEN 32-BIT RISC CORE ARCHITEKTUR
• Publisher: Verlag Unser Wissen
• Publication Date: 2023
• Language: German
• ISBN 10: 6206245527
• ISBN 13: 9786206245520
• Binding: Taschenbuch
• Condition: Neu
• Dimensions: 220W x 150H x 5D millimeters 220 millimeters width by 150 millimeters height by 5 millimeters depth
• Weight: 137 grams
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  • Bücher

About this title

Synopsis

In diesem Buch geht es um den Entwurf eines RISC-Prozessors mit Pipelining-Architektur. Das 5-stufige Pipelining wird verwendet, um die Geschwindigkeit der Operation zu verbessern. Die 5 Stufen sind Fetch, Decode, Execute, Memory und Write Back. Der Entwurfsprozess umfasst verschiedene stromsparende Techniken auf architektonischer Ebene, was beweist, dass diese Methoden effizienter sind als Back-End-Techniken zur Reduzierung des Stromverbrauchs. Eingebettete Prozessoren mit geringem Stromverbrauch werden in einer Vielzahl von Anwendungen wie Autos, Telefonen, Digitalkameras, Druckern und anderen Geräten eingesetzt. Der Grund für ihre breite Verwendung ist, dass sie klein sind, daher nicht viel Die-Fläche beanspruchen und kostengünstig herzustellen sind. Eine geringe Leistungsaufnahme hilft, die Wärmeabgabe zu reduzieren, die Batterielebensdauer zu verlängern und die Zuverlässigkeit des Geräts zu erhöhen.